Особенности архитектуры 10-нм суперкомпьютерного чипа NVIDIA Echelon

В распоряжение энтузиастов с китайского форума PCINLIFE попали свежие слайды об особенностях устройства и архитектуры перспективного  суперкомпьютерного чипа NVIDIA Echelon, первая информация о котором была озвучена в ноябре 2010 года главным технологом компании Биллом Делли (Bill Dally) в рамках мероприятия Supercomputing 2010.

Опубликованные слайды подтверждают ранее озвученную информацию о характеристиках будущего изделия, дополняя ее некоторыми деталями. Так, отныне известно, что микропроцессор будет создаваться на основе требований 10-нм технологического процесса. На кристалле площадью 290 мм² будет размещено 64 потоковых мультипроцессорных модуля (SM), которые получили наименование NoC (Network on Chip). В состав каждого мультипроцессорного модуля войдет 4 SM-узла, каждый из которых, в свою очередь, будет состоять из 8 SM-линий. Таким образом, чип Echelon будет состоять не из 1024, а из 2048 вычислительных ядер. Обмен данными между узлами будет осуществляться при помощи внутренней кеш-памяти L2. На кристалле также будет размещено 8 узлов LOC (Latency Processor).

В планах разработчика, среди прочих основных параметров эффективности, значится достижение энергоэффективности в 20 пикоджоулей на одну операцию с плавающей запятой, включая обращения к памяти. Начало массового производства чипов Echelon для суперкомпьютерных и высокопараллельных вычислений намечено на 2017 год. Расчетная пиковая производительность чипа в операциях с двойной точностью, согласно имеющимся данным, будет лежать в пределах 16 терафлопс при пропускной способности памяти 1,6 Тбайт/с и энергопотреблении менее 150 Вт.