Спецификация 8 ГГц PCI-Express 3.0 выйдет в июне 2010 г

PCI Special Interest Group (PCI SIG) – отраслевая организация, занимающаяся развитием третьей версии стандарта PCI-Express – объявила о планах выпуска финальной версии спецификации 3.0 в июне 2010 г. Участники PCI SIG раскрыли также ряд новых подробностей относительно будущей спецификации, в частности – потенциальные проблемы, которые предстоит решить компаниям для реализации 8 ГГц интерконнектов. Наряду с этим, специалисты работают также над внедрением стандартов виртуализации ввода-вывода для PCI-Express, принятых на конференции PCI SIG в прошлом году, и занимаются обновлением кабельной системы, которая бы позволила повысить тактовую частоту передачи до 5 ГГц в рамках стандарта PCIe 2.0.

Ожидается, что в составе готовых систем новые интерконнекты начнут появляться в 2011 г., с основным прицелом на «жадные» к пропускной способности графические чипы в настольных системах высокого уровня и серверы, использующие мультипортовые карты 10 Гбит Ethernet и 8 Гбит Fibre Channel. В текущем квартале планируется выпуск предварительной версии спецификации с номером 0.7, после чего инженеры приступят к моделированию и испытанию чипов, с тем, чтобы проверить теоретические положения технологии на практике.

Специалисты отметили, что им пришлось отказаться от повышения частоты до 10 ГГц, прежде всего, из соображений сохранения уровня энергопотребления в разумных границах, поскольку, по их словам, рост частоты сопровождается экспоненциальным увеличением потребляемой мощности. Для обеспечения высокой пропускной способности при ограниченной частоте было принято решение перейти на использование более агрессивной схемы кодирования 128b130b, которая предусматривает передачу всего 1,6% избыточной информации, по сравнению с 20% в текущей схеме кодирования 8b10b. Вместе с тем, планируется сохранение механической совместимости PCIe 3.0 с разъемами, используемыми в более ранних версиях стандарта.

По мнению специалистов, рост частоты до 8 ГГц повлечет за собой значительное усложнение структуры чипов, для реализации которых, скорее всего, понадобится применять, по меньшей мере, 65-нм техпроцесс.